VHDL () – język opisu sprzętu używany w komputerowym projektowaniu układów cyfrowych typu FPGA i ASIC.
Historia Język powstał w latach 80. w ramach projektu finansowanego przez Departament Obrony USA. Miał być używany do dokumentowania zachowania układów ASIC. W 1987 roku stał się standardem IEEE. Język ten ma rozbudowaną składnię, dzięki czemu jest bardzo elastyczny.
VHDL ma składnię podobną do języka Pascal i Ada. Jest niejako potomkiem języka ALGOL. VHDL nie jest case sensitive, tzn. nie rozróżnia wielkości liter w kodzie.
Początkowo języka używano do dokumentowania układów ASIC, ale pomysł symulowania układów opisanych językiem VHDL był na tyle kuszący, że szybko opracowano symulatory logiczne mogące czytać pliki VHDL. Zmieniła się więc funkcja języka, gdyż zaczęto używać go do tworzenia i testowania modeli układów ASIC. Obecnie można układ zdefiniowany przy pomocy VHDL nie tylko zasymulować, ale także stworzyć jego fizyczną aplikację, np. w ramach architektury FPGA. W razie potrzeby nie nastręcza trudności zmiana technologii docelowej, gdyż jest ona niezależna od samego opisu projektu w VHDL.