Icarus Verilog és una implementació del compilador de llenguatge de descripció de maquinari Verilog que genera llistes de xarxa en el format desitjat (EDIF) i un simulador. Admet les versions 1995, 2001 i 2005 de l'estàndard, parts de SystemVerilog i algunes extensions.
Icarus Verilog està disponible per a Linux, FreeBSD, OpenSolaris, AIX, Microsoft Windows i . Llançat sota la Llicència Pública General de GNU, Icarus Verilog és programari lliure, una alternativa al programari propietari com el Verilog-XL de Cadence.
A partir de la versió 0.9, Icarus es compon d'un compilador Verilog (incloent un preprocessador de Verilog) amb suport per a plug-in backends i una màquina virtual que simula el disseny. Per visualitzar les formes d'ona, es pot utilitzar un programa com GTKWave. La versió v10.0, a més de millores generals i correccions d'errors, va afegir suport preliminar per a VHDL, però el suport de VHDL s'ha abandonat a partir del 2018.
Història Ni tan sols l'autor recorda ben bé quan es va iniciar el projecte, però els registres de CVS es remunten al 1998. Hi ha hagut versions 0.2 fins a la versió estable actual 10.0.
El desenvolupament d'Icarus Verilog el realitza principalment l'únic autor habitual, Stephen Williams. S'han aportat algunes porcions no trivials com a pedaços acceptats.
Referències
Categoria:Fabricació de circuits electrònics