DDR SDRAM

thumb|300px|Memória DDR 1GB 400 MHz PC3200 de 184 pinos

A memória síncrona Double Data Rate (em português Taxa Dupla de Transferência) é uma classe de memória de acesso aleatório síncrono e dinâmico (SDRAM) de dispositivos computacionais que trabalha com uma taxa dupla de dados (DDR). DDR SDRAM; ou seja, uma memória que aumenta a performance. Retroativamente chamado de DDR1 SDRAM, evoluiu até a versão DDR5, onde os sucessores não são compatíveis com versões anteriores ou posteriores; o que significa que os módulos de memória do tipo 2, 3, 4 e 5 não funcionarão em placas-mãe equipadas com DDR1, e vice versa.

Em comparação com a SDRAM de taxa de dados única (SDR), a interface DDR SDRAM possibilita taxas de transferência mais altas por meio de um controle mais rígido do tempo dos dados elétricos e dos sinais de relógio. As implementações geralmente precisam usar esquemas como loops de bloqueio de fase e autocalibração para atingir a precisão de tempo necessária.Northwest Logic DDR Phy datasheet A interface usa bombeamento duplo (transferência de dados nas bordas ascendente e descendente do sinal de clock) para dobrar a largura de banda do barramento de dados sem um aumento correspondente na frequência do clock. Uma vantagem de manter a frequência do clock baixa é que isso reduz os requisitos de integridade do sinal na placa de circuito que conecta a memória ao controlador. O nome "taxa de dados dupla" refere-se ao fato de que um DDR SDRAM com uma certa frequência de clock atinge quase o dobro da largura de banda de um SDR SDRAM funcionando na mesma frequência de clock, devido a esse bombeamento duplo.

Com os dados sendo tranferidos de 64 bits por vez, DDR SDRAM fornece uma taxa de tranferência (em bytes/s) de taxa de clock do barramento de memória) x2 (para taxa dupla) x64 (número de bits transferidos) /8 (número de bits /byte). Assim, como uma frequência de barramento de 100MHz, DDR SDRAM fornece uma taxa de transferência máxima de 1600 MB/s.

História

No final da década de 1980, a IBM construiu DRAMs usando um recurso de clock de borda dupla e apresentou seus resultados na Convenção Internacional de Circuitos de Estado Sólido em 1990.

A Samsung demonstrou o primeiro protótipo de memória DDR em 1997, e lançou o primeiro chip DDR SDRAM comercial (64 Mb) em junho de 1998, seguido logo depois pela Hyundai Electronics (agora SK Hynix) no mesmo ano. O desenvolvimento do DDR começou em 1996, antes de sua especificação ser finalizada pelo JEDEC em junho de 2000 (JESD79). JEDEC estabeleceu padrões para taxas de dados de DDR SDRAM, dividido em duas partes. A primeira especificação é para chips de memória e a segunda é para módulos de memória. A primeira placa-mãe de PC de varejo usando DDR SDRAM foi lançada em agosto de 2000.

Especificação

Módulos Para aumentar a capacidade de memória e largura de banda, os chips são combinados em um módulo. Por exemplo, o barramento de dados de 64 bits para DIMM requer oito chips de 8 bits, endereçados em paralelo. Vários chips com as linhas de endereço comuns são chamados de classificação de memória. O termo foi introduzido para evitar confusão com linhas e bancos internos do chip. Um módulo de memória pode ter mais de uma classificação. O termo lados também pode ser confuso porque sugere incorretamente a colocação física de chips no módulo. Todas as classificações estão conectadas ao mesmo barramento de memória (endereço + dados). O sinal de seleção de chip é usado para emitir comandos para classificação específica.

Adicionar módulos a um único barramento de memória cria carga elétricaadicional em seus drivers. Para mitigar a queda da taxa de sinalização de barramento resultante e superar o gargalo de memória, novos chipsets empregram a arquitetura multicanal.

+ Comparação de padrões DDR SDRAM Nome Chip Barramento Timings Voltagem Padrão Modelo MóduloTaxa de clock Tempo de ciclo tempo de click é o inverso da frequência do clock do barramento de E/S; por exemplo, 1/(100 MHz) = 10 ns por ciclo de clock. Taxa de clocl Taxa de tranferência Largura de barramento (MB/s) CL-T -T Latencia CAS DDR-200 PC-1600 100 10 100 200 1600 2.5±0.2 DDR-266 PC-2100 133⅓ 7.5 133⅓ 266.67 2133⅓ 2.5-3-3 DDR-333 PC-2700 166⅔ 6 166⅔ 333⅓ 2666⅔ 2.5 DDR-400 A PC-3200 200 5 200 400 3200 2.5-3-3 3 2.6±0.1 B 3-3-3 2.5 C 3-4-4 2

Nota: Todos os listados acima são especificados pela JEDEC como JESD79F. Todas as taxas de dados de RAM entre ou acima dessas especificações listadas não são padronizadas pelo JEDEC - frequentemente são simplesmente otimizações do fabricante usando uma tolerância mais restrita ou chips com excesso de volume. Os tamanhos de embalagem em que o DDR SRAM é fabricado são padronizados pela JEDEC.

Não há diferença arquitetônica entre os módulos DDR SDRAM. Em vez disso, os módulos são projetados para funcionar em frequências de clock diferentes: por exemplo, um módulo PC-1600 é projetado para funcionara 100 MHz e um PC-2100 é projetado para funcionar a 133 MHz. A velocidade do clock de um módulo designa a taxa de dados na qual seu desempenho é garantido, portanto, é garantido que ele funcione com taxas de clock mais baixas (underclocking) e pode possivelmente funcionar com taxas de clock mais altas (overclocking) do que aquelas para as quais foi feito.

Módulos DDR SDRAM para computadores desktop, módulos de memória dual in-line (DIMMs), têm 184 pinos (em oposição a 168 pinos em SDRAM ou 240 pinos em DDR2 SDRAM) e podem ser diferenciados de SDRAM DIMMs pelo número de entalhes (DDR SDRAM tem um, SDRAM tem dois). DDR SDRAM para notebooks, SO-DIMMs, tem 200 pinos, que é o mesmo número de pinos que DDR2 SO-DIMMs. Essas duas especificações são marcadas de forma muito semelhante e deve-se tomar cuidado durante a inserção se não tiver certeza de uma correspondência correta. A maioria das SDRAM DDR opera com uma tensão de 2,5 V, em comparação com 3,3 V para SDRAM. Isso pode reduzir significativamente o consumo de energia. Os chips e módulos com padrão DDR-400/PC-3200 têm uma tensão de 2,6 V.

O padrão JEDEC nº21 - C define três tensões operacionais possíveis para DDR de 184, conforme identificad pela posição do entralhe da chave em relação à linha central. A página 4.5.10-7 define 2,5 V (esquerda), 1,8 V (centro), TBD (direita), enquanto a página 4.20.5-40 indica 3,3 V para a posição de entalhe à direita. A oridentação do módulo para determina a posição do entalhe da chave é com 52 posições de contato à esquerda e 40 posições de contato à direita.

Aumentar ligeriamente a tensão de operação pode aumentar a velocidade máxima, ao custo de maior dissipação de energia e aquecimento, e ao risco de mau funcionamento ou danos.

Capacidade Número de dispositivos DRAM: O número de chips é um múltiplo de 8 para módulos não ECC e um múltiplo de 9 para módulos ECC. Os chips podem ocupar um lado (lado único) ou ambos os lados (lado duplo) do módulo. O número máximo de chips por módulo DDR é 36 (9x4) para ECC e 32 (8x4) para não-ECC. ECC vs não-ECC Módulos que possuem código de correção de erros são rotulados como ECC. Módulos sem código de correção de erros são rotulados como não ECC. Clock Latência CAS (CL), tempo de ciclo de clock (tCK), tempo de ciclo de linha (tRC), tempo de ciclo de atualização de linha (RFC), tempo de linha ativa (tRAS). Buffering Registrado (ou em buffer) vs sem buffer. Embalagem Normalmente DIMM ou SO-DIMM. Consumo de energia Um teste com RAM DDR e DDR2 em 2005 descobriu que o consumo méido de energia parecia ser da ordem de 1-3W por módulo de 512MB; isso aumenta com a taxa de clock e quando em uso, em vez de inativo. Um fabricante produziu calculadoras para estimar a potência usada por vários tipos de RAM.

As características do módulo e do chip estão inerentemente vinculadas.

A capacidade total do módulo é um produto da capacidade de um chip e do número de chips. Os módulos ECC multiplicam por 8/9 porque usam 1 bit por byte (8 bits) para correção de erros. Um módulo de qualquer tamanho específico pode, portanto, ser montado a partir de 32 pequenos chips (36 para memória ECC) ou 16 (18) ou 8 (9) chips maiores.

A largura do barramento de memória DDR por canal é de 64 bits (72 para memória ECC). A largura total de bits do módulo é um produto de bits por chip e número de chips. Também é igual ao número de classificações (linhas) multiplicado pela largura do barramento de memória DDR. Consequentemente, um módulo com um número maior de chips ou usando x8 chips em vez de x4 terá mais classificações.

+ Exemplo: Variações de 1 GB PC2100 registrado módulo DDR SDRAM com ECC Tamanho do módulo (GB) Número de chips Tamanho do chip (Mbit) Organização de chips Número de classificações 1 36 256 64M×4 2 1 18 512 64M×8 2 1 18 512 128M×4 1+

Este exemplo compara diferentes módulos de memória de servidor do mundo real com um tamanho comum de 1 GB. Definitivamente, deve-se ter cuidado ao comprar módulos de memória de 1GB, porque todas aessas variações podem ser vendidas em uma posição de preço sem declarar se são x4 ou x8, classificação simples ou dupla.

Existe uma crença comum de que o número de classificações do módulo é igual ao número de lados. Como mostram os dados acima, isso não é verdade. Também é possível encontrar módulos de 2 lados / 1 classificação. Pode-se até pensar em um módulo de memória de 1 lado / 2 posições com 16 (18) chips em um únido lado x8 cada, mas é improvável que tal módulo tenha sido produzido.

Características do chip

Densidade DRAM O tamanho do chip é medido em Megabits. A maioria das placas-mãe reconhecem apenas módulos de 1GB se eles contiverem chips de 64M x8 (baixa densidade). Se forrem usados módulos de 1GOB de 128M x4 (alta densidade), eles provavelmente não funcionarão. O padrão JEDEC permite 128M x4 apenas para módulos registrados projetados especificamente para servidores, mas alguns fabricantes genéricos não estão em conformidade. Organização A notação como 64M x4 significa que a matriz de memória tem 64 milhões (o produto de bancos x linhas x colunas) locais de armazenamento de 4 bits. Existem chips DDR x4, x8 e x16. Os chips x4 permitem o uso de recursos avançados de correção de erros, como Chipkill, Memory scrubbing e Intel SDDC em ambientes de servidor, enquanto os chips x8 e x16 são um pouco mais baratos. Os chips x8 são usados principalmente em desktops/notebooks, mas estão entrando no mercado de servidores. Normalmente existem 4 bancos e apenas uma linha pode estar ativa em cada banco.

Especificação de SDRAM de taxa de dados dupla (DDR) Da cédulo JCB-99-70, e modificada por várias outras cédulas da diretoria, formuladas sob o conhecimento do Comitê JC-42.3 sobre Parametrização de DRAM.

Registro de revisão do padrão nº79: Versão 1, Junho de 2000 Versão 2, Maio de 2002 Versão C, Março de 2003 – Padrão JEDEC Nº 79C.https://www.jedec.org/document_search?search_api_views_fulltext=79C DOUBLE DATA RATE (DDR) SDRAM SPECIFICATION (Release F)

"Este padrão abrangente define todos os aspectos necessários de SDRAMs de 64Mb a 1Gb DDR com interfaces de dados X4/X8/X16, incluindo recursos, funcionalidade, parâmetros ac e dc, pacotes e atribuições de pinos. Esse escopo será posteriormente expandido para se aplicar formalmente a dispositivos x32 e dispositivos de densidade mais alta também."

Organização PC3200 é DDRM SDRAM projetado para operar a 200MHz usando chips DDR-400 com largura de banda de 3.200MB/s. Com a memória PC3200 transfere dados nas bordas de clock de subida e descida, sua taxa de clock efetiva é de 400MHz.

Módulos PC3200 não ECC de 1GB são normalmente feitos com 16 chips de 512 Mbit, 8 em cada lado (512 Mbits x 16 chips)/(8 bits (por byte)) - 1.024 MB. Os chips individuais que constituem um módulo de memória de 1 GB são geralmente organizados como 226 palavras de 8 bits, comumente expressas como 64M x8. A memória fabricada dessa forma é RAM de baixa densidade e geralmente é compatível com qualquer placa-mãe que especifique memória DDR-400 PC3200.

Gerações