Na fabricação de semicondutores, o processo de 5 nm refere-se ao nível de tecnologia do processo de fabricação de semicondutores MOSFET. Em 2020, a Samsung e a TSMC iniciaram a produção em volume de chips de 5 nm, fabricados para empresas como Apple, Marvell, Huawei e Qualcomm.

História

Antecedentes Os efeitos de tunelamento quântico através da camada de óxido de porta em transistores de "7 nm" e "5 nm" tornaram-se progressivamente mais difíceis de gerenciar utilizando os processos de semicondutores existentes na época. Dispositivos de transistor único abaixo de 7 nm foram demonstrados pela primeira vez por pesquisadores no início dos anos 2000. Em 2002, uma equipe de pesquisa da IBM, que incluía Bruce Doris, Omer Dokumaci, Meikei Ieong e Anda Mocuta, fabricou um MOSFET de silício sobre isolante (SOI) de 6 nanômetros.

Em 2003, uma equipe de pesquisa japonesa na NEC, liderada por Hitoshi Wakabayashi e Shigeharu Yamagami, fabricou o primeiro MOSFET de 5 nm.

Em 2015, o IMEC e a Cadence fabricaram chips de teste de 5 nm. Os chips de teste produzidos não eram dispositivos totalmente funcionais, mas serviam prioritariamente para avaliar o padrão das camadas de interconexão.

Em 2015, a Intel descreveu um conceito de FET de nanofio lateral (ou gate-all-around) direcionado para o nó de "5 nm".

Em 2017, a IBM revelou que havia criado chips de silício de "5 nm", empregando nanofolhas de silício em uma configuração de porta em todo o entorno (GAAFET), uma ruptura em relação ao design usual de transistores FinFET. Os transistores GAAFET utilizados possuíam 3 nanofolhas empilhadas uma sobre a outra, cobertas em sua totalidade pela mesma porta, da mesma forma que as estruturas FinFET costumam possuir várias aletas físicas lado a lado que formam eletricamente uma única unidade e são cobertas integralmente pela mesma porta. O chip da IBM media 50 mm² e registrava uma densidade de 600 milhões de transistores por mm², totalizando 30 bilhões de transistores (equivalente a 1667 nm² por transistor ou um espaçamento real de transistor de 41 nm).

Comercialização Em abril de 2019, a Samsung Electronics anunciou que vinha oferecendo as ferramentas de seu processo de "5 nm" (5LPE) aos seus clientes desde o quarto trimestre de 2018. Em abril de 2019, a TSMC anunciou que seu processo de "5 nm" (CLN5FF, N5) havia iniciado a produção de risco e que as especificações completas de design de chip já estavam disponíveis para clientes em potencial. O processo N5 consegue utilizar litografia ultravioleta extrema (EUVL) em até 14 camadas, em comparação com apenas 5 ou 4 camadas registradas nos processos N6 e N7++. Para o espaçamento mínimo de metal esperado de 28 nm, o método SALELE foi proposto como a melhor abordagem de padronização.

Para o seu processo de "5 nm", a Samsung deu início à mitigação de defeitos de processo por meio de checagem e correção automatizadas, devido à ocorrência de defeitos estocásticos (aleatórios) nas camadas de metal e vias.

Em outubro de 2019, surgiram relatos de que a TSMC havia iniciado a amostragem de processadores A14 de 5 nm para a Apple. Na conferência IEEE IEDM de 2020, a TSMC relatou que seu processo de 5 nm possuía uma densidade 1,84x maior do que o seu processo anterior de 7 nm. No IEDM 2019, a TSMC revelou duas versões de 5 nm: uma variante DUV com uma célula de 5,5 trilhas (tracks) e a versão oficial em EUV estruturada em uma célula de 6 trilhas.

Em dezembro de 2019, a TSMC anunciou um rendimento médio de aproximadamente 80%, com um rendimento de pico por wafer de mais de 90% para seus chips de teste de "5 nm" com tamanho de matriz de 17,92 mm². Em meados de 2020, a TSMC afirmou que seu processo de "5 nm" (N5) oferecia 1,8x a densidade do processo "7 nm" N7, entregando uma melhoria de velocidade de 15% ou consumo de energia 30% menor; uma subversão aprimorada posterior (N4P) elevou esses ganhos para mais de 11% em velocidade e 22% em eficiência energética em relação ao N5, entrando em produção em volume no ano de 2023. O nó focado em computação de alto desempenho (HPC) N4X seguiu a mesma esteira evolutiva, entrando em produção em volume em 2024.

Em 13 de outubro de 2020, a Apple anunciou a linha iPhone 12 alimentada pelo processador A14. Juntamente com a linha Huawei Mate 40, que utilizava o processador HiSilicon Kirin 9000, o A14 e o Kirin 9000 foram os primeiros dispositivos do mercado global a serem comercializados sob o nó de "5 nm" da TSMC. Mais tarde, em 10 de novembro de 2020, a Apple também revelou três novos modelos de Mac equipados com o processador Apple M1, outro circuito integrado em 5 nm. De acordo com análises de mercado da Semianalysis, o processador A14 registrava uma densidade real de 134 milhões de transistores por mm².

Em junho de 2022, a Intel apresentou os detalhes consolidados de seu processo Intel 4 (conhecido na fase inicial de engenharia como o processo de "7 nm" da empresa antes da reformulação de nomenclatura de nós em 2021). Este se consolidou como o primeiro nó da companhia a adotar de forma integral a litografia EUV, entregando uma densidade de transistores 2x superior em relação ao processo Intel 7 anterior (conhecido antes como 10 nm ESF). O primeiro produto comercial da Intel a ser fabricado sob a tecnologia Intel 4 foi a família de processadores Meteor Lake, cuja produção em volume teve início formal em setembro de 2023 em suas instalações na Europa. O Intel 4 possui um espaçamento de porta contatada de 50 nm, uma densidade de transistores projetada de 123,4 Mtr./mm² e utiliza fiação baseada em cobre revestido de cobalto para suas cinco camadas mais finas de interconexão.

Em 27 de setembro de 2022, a AMD lançou oficialmente sua linha de processadores de desktop Ryzen 7000, baseada no processo TSMC N5 sob a microarquitetura Zen 4, marcando a primeira utilização de processos na classe de 5 nm para processadores de mesa baseados na arquitetura x86. Em dezembro do mesmo ano, a AMD expandiu o uso do nó N5 da TSMC para o mercado gráfico com o lançamento da família de placas de vídeo Radeon RX 7000, baseada na arquitetura RDNA 3.

Em 26 de agosto de 2024, a IBM introduziu o seu processador Telum II, fabricado de forma terceirizada sob o processo de 5 nm da Samsung Foundry.

Em 11 de dezembro de 2025, a firma de pesquisa de semicondutores TechInsights anunciou que, após submeter a engenharia reversa e análise de laboratório o processador Kirin 9030 (que alimenta a linha de smartphones Mate 80 Pro Max da Huawei), confirmou que o circuito integrado é manufaturado sob o processo N+3 da fabricante chinesa SMIC. O processo consiste em uma evolução direta em escala sobre a classe de 7 nm da fundição e indica que a SMIC aproximou-se da entrega de um nó equivalente a 5 nm reais sem ter acesso a sistemas de litografia ultravioleta extrema (EUV).

Nós O espaçamento de porta do transistor (transistor gate pitch) também é referido na literatura como CPP (contacted poly pitch, ou espaçamento de polissilício contatado), enquanto o espaçamento de interconexão (interconnect pitch) também é denominado MMP (minimum metal pitch, ou espaçamento mínimo de metal).

+ Nós de processo de 5 nm Roteiro IRDS 2017 Samsung TSMC SMIC Nome do processo 7 nm 5 nm 5LPE 5LPP N5 N5P N+3 Densidade de transistores (MTr/mm²) Desconhecido Desconhecido 126,9 Desconhecido 138,2 120 Tamanho da célula SRAM (μm²) 0,027 0,020 0,0262 0,021 0,026 Espaçamento de porta (nm) 48 42 57 51 57 Espaçamento de interconexão (nm) 28 24 36 Desconhecido 28 32 Status de lançamento 2019 2021

4 nm O espaçamento de porta do transistor (transistor gate pitch) também é referido na literatura como CPP (contacted poly pitch, ou espaçamento de polissilício contatado), enquanto o espaçamento de interconexão (interconnect pitch) também é denominado MMP (minimum metal pitch, ou espaçamento mínimo de metal).

+ Nós de processo de 4 nm Samsung TSMC Intel Nome do processo 4LPESF4E 4LPPSF4 4LPP+SF4P 4HPCSF4X 4LPASF4U N4 N4P 4N N4X N4C Intel 4Anteriormente denominado como processo de 7 nm da Intel. Densidade de transistores (MTr/mm²) 137 Desconhecido Desconhecido Desconhecido 143,7 Desconhecido Desconhecido Desconhecido 123,4–129,82Utilizando estritamente células de alto desempenho (HP). Tamanho da célula SRAM (μm²) 0,0262 Desconhecido Desconhecido Desconhecido Desconhecido Desconhecido Desconhecido Desconhecido 0,024 Espaçamento de porta (nm) 57 Desconhecido Desconhecido Desconhecido 51 Desconhecido Desconhecido Desconhecido 50 Espaçamento de interconexão (nm) 32 Desconhecido Desconhecido Desconhecido 28 Desconhecido Desconhecido Desconhecido 30 Status de lançamento Produção em Q3 2023

Além dos 4 nm

"3 nm" é o termo usualmente empregado para designar o nó de fabricação seguinte ao processo de "5 nm". Até o ano de 2023, a TSMC iniciou a produção de chips para clientes selecionados, enquanto a Samsung e a Intel estabeleceram planos para o ano de 2024.

"3,5 nm" também tem sido utilizado como uma nomenclatura alternativa para o primeiro nó de fabricação além do processo de "5 nm".

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