Метастабільний стан в електроніці — можливість системи цифрової електроніки знаходитися в стані нестабільної рівноваги або метастабільному стані протягом необмеженого часу. У схемах цифрової логіки, необхідно аби цифровий сигнал знаходився в певних межах значень напруги і струму, аби коректно відображати '0' або '1' для коректного виконання операцій логіки на схемі; якщо сигнал знаходиться в межах недозволеного робочого діапазону він може викликати збій в роботі логічних елементів, до яких надходить такий сигнал. В метастабільних станах, електричний сигнал кола не може встановитися у стабільне значення '0' або '1' логічного рівня за період часу, що є необхідним для коректної роботи електричного кола. В результаті, ця схема може працювати в непередбачуваному режимі, і це може призвести до системної помилки, що іноді називають на технічному жаргоні "глюком". Метастабільність є прикладом Буріданового парадоксу.

Метастабільні стани є особливістю, що притаманна асинхронним цифровим системам, і в системах, що мають більше ніж один незалежний синхросигнал з його відліком. У асинхронних системах з автоматичним таймером арбітри розроблені таким чином, що дозволяє системі тільки після того, як стан метастабільності було урегульовано, тому метастабільність є нормальним станом, а не помилкою. У синхронних системах із асинхронними входами, створюються синхронізатори, які зменшують імовірність відмови до прийнятно малої.Washington University St. Louis, MO Метастабільних станів можна повністю уникнути лише в повністю синхронних системах, коли виконуються умови інтервалів встановлення і утримування сигналів на входах тригерів.

Приклад

Простий приклад метастабільності виникає при роботі з RS-тригером Ні-АБО, у випадку коли входи Set і Reset є істинними (тобто R=1 і S=1) і після того обидва приймають значення логічного нуля (R=0 і S=0) приблизно одночасно. Обидва виходи Q і початково були виставленні в 0 одночасним підняттям рівня на входах Set і Reset. Після того як обидва входи Set і Reset змінять свої значення на нуль, тригер перейде (зрештою) в один із двох стабільних станів, при якому один із виходів Q або буде мати на виході логічну одиницю, а інший логічний нуль. Фінальний стан буде залежати від того, хто першим із R або S повернеться до стану нуля, у хронології, але якщо два переходи відбудуться приблизно в один і той самий час, метастабільність в результаті призведе до встановлення рівня в середнє значення або до коливанням вихідних рівнів і може тривати довільно довго, до того як схема повернеться до стабільного стану.

Хоча метастабільність добре вивчена і зрозуміла, а також існує багато відомих технік для організації архітектури, що дає змогу контролювати її, вона досі залишається джерелом можливих відмов. Серйозні відмови комп'ютерів і цифрової електроніки, що були викликані метастабільними станами мають велику історію в суспільстві. Багато інженерів довгий час відмовлялися усвідомити, що бістабільні пристрої можуть входити в стан, що не є ні логічним нулем ні одиницею і існує імовірність, що він залишатиметься у невизначеному стані деякий період часу, хоча із експоненційним зменшенням цієї імовірності із плином часу., p. 4-6, p. 196, 200, eq. 6-29 , p. 4-5, eq. 1-1 Однак, метастабільність є неминучим результатом будь-якої спроби перетворити неперервний сигнал у дискретний.

Арбітри

В електроніці, арбітр це спеціальна електрична схема, що визначає який із декількох сигналів надійшов першим. Арбітри використовуються в асинхронних системах аби впорядкувати дії з розрахунків із доступом до спільних ресурсів, аби уникнути існування паралельних некоректних операцій. Арбітри використовуються на входах повністю синхронних систем, а також між інтервалами синхроімпульсів, як синхронізатори вхідних сигналів. Вони можуть мінімізувати виникнення метастабільності до дуже малої імовірності, однак, всі арбітри також мають метастабільні стани, які не можливо уникнути на граничних ділянках вхідних станів, що призводять до різних виходів.

Див. Також Асинхронна логіка

Примітки

Посилання Metastability Performance of Clocked FIFOs The 'Asynchronous' Bibliography Asynchronous Logic Efficient Self-Timed Interfaces for Crossing Clock Domains Dr. Howard Johnson: Deliberately inducing the metastable state Detailed explanations and Synchronizer designs Metastability Bibliography Clock Domain Crossing: Closing the Loop on Clock Domain Functional Implementation Problems, Cadence Design Systems Stephenson, Jennifer. Understanding Metastability in FPGAs. Altera Corporation white paper. July 2009. Bahukhandi, Ashirwad. Metastability. Lecture Notes for Advanced Logic Design and Switching Theory. January 2002. Cummings, Clifford E. Synthesis and Scripting Techniques for Designing Multi-Asynchronous Clock Designs. SNUG 2001. Haseloff, Eilhard. Metastable Response in 5-V Logic Circuits. Texas Instruments Report. February 1997. Nystrom, Mika, and Alain J. Martin. Crossing the Synchronous Asynchronous Divide. WCED 2002. Patil, Girish, IFV Division, Cadence Design Systems. Clock Synchronization Issues and Static Verification Techniques. Cadence Technical Conference 2004. Smith, Michael John Sebastian. Application-Specific Integrated Circuits. Addison Wesley Longman, 1997, Chapter 6.4.1. Stein, Mike. Crossing the abyss: asynchronous signals in a synchronous world EDN design feature. July 24, 2003. Cox, Jerome R. and Engel, George L., Blendics, Inc. White Paper "Metastability and Fatal System Errors"] Nov. 2010 Adam Taylor, "Wrapping One's Brain Around Metastability", EE Times, 2013-11-20