Interfejs Pamięć HBM DRAM jest ściśle sprzężona z matrycą obliczeniową hosta z rozproszonym interfejsem. Interfejs jest podzielony na niezależne kanały. Każdy kanał jest całkowicie niezależny od innych. Kanały niekoniecznie są synchroniczne względem siebie. Pamięć HBM DRAM wykorzystuje architekturę o szerokim interfejsie, aby osiągnąć wysoką szybkość i niskie zużycie energii. Pamięć HBM DRAM wykorzystuje taktujący zegar o częstotliwości 500 MHz CK_t/CK_c. Polecenia są rejestrowane przy narastającym zboczu CK_t, CK_c. Każdy interfejs kanału utrzymuje 128-bitową magistralę danych działającą z szybkościami danych DDR. HBM obsługuje szybkość transferu 1 GT/s na pin (transfer 1 bit), co daje ogólną przepustowość pakietu 128 GB/s.
HBM 2 Druga generacja pamięci o wysokiej przepustowości, HBM 2, również łączy do ośmiu matryc na stos i podwaja szybkość transferu pinów do 2 GT/s. Zachowując dostęp do szerokości 1024 bitów, HBM2 jest w stanie osiągnąć przepustowość pamięci 256 GB/s na pakiet. Specyfikacja HBM2 dopuszcza do 8 GB na pakiet. Przewiduje się, że HBM2 będzie szczególnie przydatna dla wymagających aplikacji konsumenckich, takich jak rzeczywistość wirtualna.